Architecture Processeur VHDL
- VHDL
- ModelSim
- Quartus
- FPGA (DE1-SOC/)
- UART
- Interruptions (VIC)
Projet d'ingénierie réalisé à Polytech Sorbonne : conception intégrale d'un processeur mono-cycle 32 bits en VHDL, de l'unité de traitement jusqu'à un périphérique UART géré par interruption, avec validation en simulation et implémentation matérielle sur FPGA.
Conception d'un processeur mono-cycle 32 bits inspiré du jeu d'instructions ARM, découpé en trois unités : l'unité de traitement (UAL 32 bits, banc de 16 registres, mémoire de données), l'unité de gestion des instructions (compteur de programme, mémoire d'instructions, extension de signe) et l'unité de contrôle (décodeur d'instructions combinatoire, registre d'état PSR).
Chaque bloc a été décrit en VHDL comportemental et validé indépendamment par des bancs de test sous ModelSim avant assemblage complet du processeur, avec vérification cycle par cycle de l'exécution d'un programme test (boucle de sommation en mémoire, sauts conditionnels).
Ajout d'un contrôleur d'interruptions vectorisé (VIC) gérant deux sources IRQ prioritaires, avec sauvegarde et restauration de contexte en sous-programme d'interruption (registre de lien LR) et instruction de retour dédiée (BX).
Développement d'un périphérique UART (émission et réception) intégré au processeur par décodage d'adresse mémoire, permettant l'envoi d'une chaîne de caractères vers un terminal PC, avec gestion de l'émission par interruption pour respecter le timing du baud rate.
Implémentation finale sur carte FPGA Intel MAX 10 (DE10-Lite) : synthèse sous Quartus, assignation des broches, affichage du résultat du programme sur afficheurs 7 segments et communication série validée via un convertisseur USB/UART.
Résultats & Livrables
- Processeur complet fonctionnel en simulation et sur FPGA, exécutant un jeu d'instructions ARM simplifié (arithmétique, logique, branchements conditionnels, accès mémoire)
- Gestion des interruptions matérielles validée avec sauvegarde de contexte et priorisation de deux sources IRQ
- Communication série UART opérationnelle de bout en bout, de la génération VHDL du signal Tx jusqu'à la réception sur un terminal PC
- Validation à chaque étape par bancs de test dédiés (ModelSim) avant chaque implémentation matérielle
Visuels & Captures
